Tutorial VIVADO 2017 parte2: simulación lógica
Data d'actualització: 16/02/2023 10:25:45
ID: 74875
Creador: ROSADO MU#OZ, ALFREDO 
URL: https://mmedia.uv.es/html5/u/ro/rosado/74875_tutorial_vivado2017_simulacion.mp4
Código de inserción:
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Categoría: TecnologÃa
Clasificación Unesco: Ciencias tecnológicas::TecnologÃa de los ordenadores::Diseño lógico
Descripción: Este video muestra cómo realizar la simulación de un diseño en VHDL utilizando el software Xilinx VIVADO 2017.
Etiquetas: FPGA, VHDL; Xilinx
Resolucion: 
1920 x 1080
16:9
Puntuación: Sense puntuacio (puntuar).
Licencia CC: Reconocimiento - NoComercial (by-nc)a
Visitas: 269
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