Tutorial VIVADO 2017 parte2: simulación lógica
Data d'actualització: 16/02/2023 10:25:45
ID: 74875
Creator: ROSADO MU#OZ, ALFREDO 
URL: https://mmedia.uv.es/html5/u/ro/rosado/74875_tutorial_vivado2017_simulacion.mp4
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Category: Technology
Clasification Unesco: Technological sciences::Computer technology::Logic design
Description: Este video muestra cómo realizar la simulación de un diseño en VHDL utilizando el software Xilinx VIVADO 2017.
Labels: FPGA, VHDL; Xilinx
Resolution: 
1920 x 1080
16:9
Score: Sense puntuacio (puntuar).
License CC: Reconocimiento - NoComercial (by-nc)a
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